Implementación de módulos asíncronos en riel simple y doble riel con protocolo a 4 fases en dispositivos reconfigurables FPGAs

Abstract

Introducción

1.1.1. Circuitos síncronos y asíncronos

La mayoría de los diseños de circuitos digitales están sincronizados con una señal de reloj global, la cual es necesaria para forzar los estados de transición de forma correcta. Conforme el área del integrado aumenta, la longitud de la ruta global se aumenta y el conjunto de capacitancias parásitas se ve incrementado, lo que puede causar que los flancos del reloj lleguen en diferentes tiempos a los componentes del circuito, a este fenómeno se le llama Clock Skew [3], [4], [5].

En un sistema de lógica síncrona convencional, todas las partes de la arquitectura

consumen potencia con cada flanco del reloj, hagan o no algún trabajo útil. A di- ferencia de los anteriores, los circuitos lógicos asíncronos puros son controlados por

eventos [6]. Estos permanecen inactivos con un consumo pequeño o nulo [7], hasta que un evento lógico o una secuencia de eventos se transmiten a través de la red lógica, al terminar su proceso el circuito asíncrono regresa a la inactividad.