Implementación de módulos asíncronos en riel simple y doble riel con protocolo a 4 fases en dispositivos reconfigurables FPGAs

Maldonado Orozco, Nicolás

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Campo DC	Valor	Lengua/Idioma
dc.contributor.advisor	Raygoza Panduro, Juan José
dc.contributor.advisor	Ortega Cisneros, Susana
dc.contributor.author	Maldonado Orozco, Nicolás
dc.date.accessioned	2020-04-13T23:05:14Z	-
dc.date.available	2020-04-13T23:05:14Z	-
dc.date.issued	2016
dc.identifier.uri	https://hdl.handle.net/20.500.12104/80787	-
dc.identifier.uri	http://wdg.biblio.udg.mx
dc.description.abstract	Introducción 1.1.1. Circuitos síncronos y asíncronos La mayoría de los diseños de circuitos digitales están sincronizados con una señal de reloj global, la cual es necesaria para forzar los estados de transición de forma correcta. Conforme el área del integrado aumenta, la longitud de la ruta global se aumenta y el conjunto de capacitancias parásitas se ve incrementado, lo que puede causar que los flancos del reloj lleguen en diferentes tiempos a los componentes del circuito, a este fenómeno se le llama Clock Skew [3], [4], [5]. En un sistema de lógica síncrona convencional, todas las partes de la arquitectura consumen potencia con cada flanco del reloj, hagan o no algún trabajo útil. A di- ferencia de los anteriores, los circuitos lógicos asíncronos puros son controlados por eventos [6]. Estos permanecen inactivos con un consumo pequeño o nulo [7], hasta que un evento lógico o una secuencia de eventos se transmiten a través de la red lógica, al terminar su proceso el circuito asíncrono regresa a la inactividad.
dc.description.tableofcontents	Indice general Índice de figuras Índice de tablas l. Introducción l. l. Introducción . 1.1.1. Circuitos síncronos y asíncronos 1.1.2. FPGAs 1.2. Justificación 1.3. Objetivos . 1.3.1. Objetivo general 1.3.2. Objetivos particulares 1.4. Hipótesis . . 1.5. Metodología 2. Diseño asíncrono 2.1. Clasificación de circuitos asíncronos 2.1.1. Insensible al retardo (DI) . . 2.1.2. Casi insensible al retardo (QDI) 2.1.3. Escalable insensible al retardo (SDI) VII XI XV 1 2 2 3 4 6 6 6 6 7 9 10 10 10 11 Universidad de Guadalajara ÍNDICE GENERAL 2.1.4. Independiente de la velocidad (SI) . 2.1.5. Auto-temporizado (ST) . 2.2. Señalización ......... . 2.2.1. Señalización por nivel. 2.2.2. Señalización por transición . 2.3. Muller-C 2.4. Toogle 2.5. Select 2.6. Arbiter . 2.7. Call 2.8. Arbiter-Call 2.9. Metaestabilidad 2.10. Elementos de retardo 2.10.1. Retardo puro 2.10.2. Retardo inercial . 2.10.3. Retardo asimétrico 2.11. Sensor de Visión Dinámico (DVS) 2.12. Protocolo AER . . . . . . . . . . 2.13. Protocolo de riel simple a cuatro fases . 2.13.1. Bloque de control asíncrono en riel simple 2.14. Protocolo de doble riel a cuatro fases . . . . . . 2.14.1. Bloque de control asíncrono en doble riel 2.15. Pipeline ...... . 2.16. Estructuras en anillo 3. Diseño y experimentación de módulos asíncronos 3.1. Caracterización de retardos en FPGA ....... . VIII 11 11 12 12 12 13 14 15 15 16 16 18 18 18 19 19 20 23 26 28 30 31 33 38 41 ........... 42 Universidad de Guadalajara ÍNDICE GENERAL 3.2. Circuito convertidor riel simple a doble riel 3.3. Circuito convertidor doble riel a riel simple 3.4. Estructura en anillo en riel simple 3.5. Estructura en anillo a doble riel . 4. Diseño y experimentación de procesador a medida 4.1. Flujo de datos asíncronos provenientes del DVS 4.2. Diseño del procesador ........... . 4.3. Resultados experimentales del procesador . 5. Conclusiones y publicación 5.1. Conclusiones . . . . 5.2. Artículo publicado A. Diseño de retardos en FPGAs A. l. Hard macro A.2. Primitivas . B. Código de módulos de control B.1. Mutex B.2. Latch. B.3. Muller C B.4. BCA . B.5. Toggle B.6. Select B.7. Arbiter . B.8. Call B.9. Arbiter-Call IX 48 52 55 69 77 78 82 86 91 92 95 97 98 . 107 109 . 110 . 111 . 112 . 113 . 114 . 116 . 117 . 118 . 120 Universidad de Guadalajara ÍNDICE GENERAL C. Código de módulos para el proceso de dilatación C.1. Cálculo C C.2. Cálculo I . C.3. Cálculo D C.4. Detector de flanco de subida C.5. Multiplexor C.6. Memoria .. X 123 . 124 . 125 . 126 . 127 . 128 . 130
dc.format	application/PDF
dc.language.iso	spa
dc.publisher	Biblioteca Digital wdg.biblio
dc.publisher	Universidad de Guadalajara
dc.rights.uri	https://wdg.biblio.udg.mx/politicasdepublicacion.php
dc.title	Implementación de módulos asíncronos en riel simple y doble riel con protocolo a 4 fases en dispositivos reconfigurables FPGAs
dc.type	Tesis de Maestria
dc.rights.holder	Universidad de Guadalajara
dc.rights.holder	Maldonado Orozco, Nicolás
dc.coverage	Guadalajara, Jalisco
dc.type.conacyt	masterThesis	-
dc.degree.name	MAESTRIA EN CIENCIAS EN INGENIERÍA EN ELECTRÓNICA Y COMPUTACIÓN	-
dc.degree.department	CUCEI	-
dc.degree.grantor	Universidad de Guadalajara	-
dc.degree.creator	MAESTRO EN CIENCIAS EN INGENIERÍA EN ELECTRÓNICA Y COMPUTACIÓN	-
Aparece en las colecciones:	CUCEI

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