Cama de Pruebas Dinámicamente Reconfigurable para Circuitos Digitales

Torres Cerna, Carlos Agustín

Por favor, use este identificador para citar o enlazar este ítem: https://hdl.handle.net/20.500.12104/80759

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Campo DC	Valor	Lengua/Idioma
dc.contributor.advisor	Raygoza Panduro, Juan José
dc.contributor.advisor	Ortega Cisneros, Susana
dc.contributor.author	Torres Cerna, Carlos Agustín
dc.contributor.editor	CUCEI
dc.contributor.editor	Universidad de Guadalajara
dc.contributor.other	MAESTRÍA EN CIENCIAS EN INGENIERÍA EN ELECTRÓNICA Y COMPUTACIÓN
dc.date.accessioned	2020-04-13T21:48:58Z	-
dc.date.available	2020-04-13T21:48:58Z	-
dc.date.issued	2016
dc.identifier.uri	http://wdg.biblio.udg.mx
dc.identifier.uri	https://hdl.handle.net/20.500.12104/80759	-
dc.description.abstract	Resumen En este documento se presenta el desarrollo de una cama de pruebas para circui- tos digitales, implementada en una plataforma reconfigurable FPGA con capacidad de reconfiguración dinámica. Este trabajo consta de tres elementos principales: una interfaz gráfica, un circuito digital, y una tarjeta de interfaz física. La interfaz gráfica está diseñada para proporcionar una facil configuración de la cama de pruebas. El cir- cuito digital se encarga de generar los datos de prueba, recibir y analizar la respuesta del DUT, y generar el resultado de la prueba. La tarjeta de interfaz física actúa como puente entre el DUT y el circuito de la cama de pruebas. Se verificó su funcionamiento utilizando herramientas de simulación, y por último se validó realizando pruebas en tiempo real a un circuito digital.
dc.description.tableofcontents	Indice General l. Introducción 1 1.0.1. Equipo de Pruebas Automatizadas (ATE) 1 1.0.2. Cama de pruebas en FPGA 2 1.0.3. Reconfiguración dinámica parcial 3 1.1. Justificación 5 1.2. Hipótesis . 6 1.3. Objetivos 6 1.3.1. Objetivos Generales . 7 1.3.2. Objetivos Específicos 7 1.4. Metodología 7 1.5. Contenido 8 2. Verificación de Circuitos Digitales 9 2.1. El proceso de diseño 10 2.2. Verificación 11 2.3. Plan de verificación 13 2.4. Ciclo de depuración . 13 2.5. Verificación formal 15 2.6. Costo de los errores 16 2.7. Tareas de un Ingeniero de verificación . 17 2.8. Probando el circuito 18 3. Herramientas de Verificación en Hardware Reconfigurable 21 VIII ÍNDICE GENERAL 4. Diseño e implementación de la cama de pruebas 25 4.1. Interfaz Gráfica (GUI) 25 4.1.1. Modo manual 28 4.1.2. Modo Automático . 31 4.2. Diseño de la cama de pruebas 38 4.2.1. Generador de señales 38 4.2.2. Monitor 46 4.3. Interfaz física 54 5. Reconfiguración Dinámica 61 5.1. Reconfiguración dinámica parcial con Xilinx y Vivado 61 5.1.1. Síntesis 5.1.2. Implementación 5.1.3. Verificación 5.1.4. Bitstreams . 5.2. Memorias de datos de entrada y salida 5.3. Generación de bitstream parciales 6. Pruebas y Resultados 6.1. Simulación Post-Implementación . 6.1.1. Generador 6.1.2. Monitor 6.1.3. Cama de pruebas 6.2. Implementación en FPGA 6.3. Utilización de recursos en la FPGA 6.4. Conclusiones . . 6.5. Trabajo futuro 6.6. Artículos publicados A. Código verilog de la cama de pruebas A.1. Módulo top de la cama de pruebas .. 63 64 65 65 66 68 71 71 71 75 81 84 92 94 98 99 101 101 ÍNDICE GENERAL IX A.1.1. Módulo top_ testbed 101 A.1.2. Módulo clk _mngr. 103 A.1.3. Módulo clk div . 104 - A.2. Generador ........ 105 A.2.1. Módulo top _generador . 105 A.2.2. Módulo mem ... 106 A.2.3. Módulo generador . 108 A.3. Monitor .......... 112 A.3.1. Módulo top_monitor . 112 Bibliografía 124
dc.format	application/PDF
dc.language.iso	es
dc.publisher	Biblioteca Digital wdg.biblio
dc.publisher	Universidad de Guadalajara
dc.rights.uri	https://wdg.biblio.udg.mx/politicasdepublicacion.php
dc.title	Cama de Pruebas Dinámicamente Reconfigurable para Circuitos Digitales
dc.type	Tesis
dc.type	Maestría
dc.rights.holder	Universidad de Guadalajara
dc.rights.holder	Torres Cerna, Carlos Agustín
dc.coverage	Guadalajara, Jalisco
Aparece en las colecciones:	CUCEI

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