Conmutación de circuitos para la interconexión de bloques propietarios implementados en FPGAs

Abstract

La posibilidad de manufactura de sistemas digitales altamente complejos dentro de un circuito integrado ha provocado un cambio en el paradigma de diseño, creando metodologías como “Sistema en-Chip” que fomenta la descripción de unidades funcionales especializadas y parametrizables capaces de llevar a cabo una tarea compleja mediante su interconexión e interacción. El presente trabajo se enfoca en la exploración de la metodología de diseño emergente “Red en-Chip”, de manera específica la técnica de conmutación de circuitos, la cual enfatiza la importancia de la arquitectura de interconexión de bloques funcionales como factor determinante en el rendimiento global de un sistema digital. La tesis se encuentra estructurada de manera que presenta dentro de sus dos primeros capítulos una introducción a los conceptos básicos de la metodología “Red en-Chip” así como un estado del arte. Una vez establecido los fundamentos de esta metodología, se describe dentro del capítulo 3 el proceso de diseño de un conmutador de red a nivel RTL, validando cada uno de los bloques por medio de simulaciones funcionales. Para una caracterización del rendimiento erogado por los conmutadores así como una estimación del desempeño de la red, se diseñó un simulador en software capaz de imitar a nivel de ciclos de reloj el comportamiento de una red en-Chip formada por instancias del módulo descrito anteriormente. El simulador fue desarrollado con un paradigma de programación orientado a objetos, permitiendo una aplicación flexible capaz de imitar diferentes escenarios de red a petición del usuario. El capítulo 4 describe a detalle la arquitectura del simulador así como el comportamiento de las interfaces de red desarrolladas para este trabajo de investigación. Como resultado y conclusión de este trabajo se presentan las ocupaciones de diversas implementaciones del conmutador de red dentro de un dispositivo Xilinx Virtex 4, siendo un costo de 112 Slices el más bajo obtenido. Para la descripción de un perfil de rendimiento de la red descrita, se proporcionaron diferentes escenarios al simulador. De los resultados obtenidos destaca un rendimiento máximo aproximado al 50% bajo un escenario específico, así como una latencia máxima de 300 ciclos de reloj. Una descripción más detallada de estos resultados y conclusiones se encuentran en los capítulos 5 y 6.