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https://hdl.handle.net/20.500.12104/80750
Registro completo de metadatos
Campo DC | Valor | Lengua/Idioma |
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dc.contributor.advisor | Raygoza Panduro, Juan José | |
dc.contributor.advisor | Ortega Cisneros, Susana | |
dc.contributor.author | López Arce Delgado, Jorge Ernesto | |
dc.date.accessioned | 2020-04-13T21:41:45Z | - |
dc.date.available | 2020-04-13T21:41:45Z | - |
dc.date.issued | 2016 | |
dc.identifier.uri | https://hdl.handle.net/20.500.12104/80750 | - |
dc.identifier.uri | http://wdg.biblio.udg.mx | |
dc.description.abstract | Introducción 1.1. Antecedentes y estado del arte La característica principal de la tecnología de los FPGA 1 es la posibilidad de ser reconfi- guradas eléctricamente, contrario a otros circuitos integrados, como los ASICs ( Application Specific Integrated Circuits )2 , donde el hardware tiende a tener funciones rígidas y deter- ministas. Esta flexibilidad permite a los FPG As ser configuradas para aplicaciones compu- tacionales como son procesamiento de señales, procesamiento de imágenes y criptología, típicamente diseños con mejor desempeño en comparación con CPUs (Central Processing Unit) 3 tradicionales. La tecnología ha tenido una evolución tal, que en un futuro los FPGAs podrían llegar a tener millones de LUTs (Look Up Tables) 4 dando la posibilidad de diseñar arquitecturas con muchos procesadores trabajando en paralelo, generando más lógica de circuitos, y a medida que la complejidad incrementa, la lógica de circuitos entre los procesa- dores hace que los diseños RTL (Register Transfer Level) 5 tradicionales sean ineficientes[!]. Por otro lado, para lograr aprovechar la evolución de los FPGAs es necesario dar énfasis al diseño y manejo de los recursos en un nivel de abstracción mayor, ejemplo de ello sería considerar el diseño a nivel de función, es decir, si se desea implementar procesadores en paralelo, sería pensar en su programabilidad para operar con otros en paralelo, en vez de solo poder programar conexiones entre ellos. Sin embargo, un nivel de abstracción mayor presenta limitaciones en el uso de buses tradicionales y esquemas de interconexión punto a punto, en términos de la escalabilidad y complejidad del chip[2]. Además, es posible utilizar NoC (Networks on Chip) 6 como recurso ya que permite una comunicación robusta, flexible, y escalable[3, 4]. | |
dc.description.tableofcontents | Indice general l. Introducción 1.1. Antecedentes y estado del arte . 1.2. Justificación 1.3. Hipótesis .. 1.4. Objetivos . 1.4.1. Objetivo general 1.4.2. Objetivos particulares 1.5. Metodología ..... 1.6. Resultados esperados l. 7. Contenido . . . . . . 2. Antecedentes 2.1. Dispositivos reconfigurables -FPGAs- 2.1.1. FPGA a utilizar ..... 2.2. Redes de interconexión en chip 2.3. Topologías ........... . 2.3.1. Canales y Nodos ... . 2.3.2. Redes directas e indirectas 2.3.3. Caminos (Paths) . 2.3.4. Simetría ..... . 2.3.5. Patrones de tráfico 2.3.6. Desempeño .... 2.3. 7. Redes tipo mariposa 2. 3. 7.1. Estructura 2.3. 7.2. Diversidad de caminos en topología mariposa. 2.3.8. Redes tipo torus ......... . 2.3.8.1. Estructura de redes torus 7 7 9 9 9 9 9 10 10 11 13 13 15 16 17 18 19 20 21 21 22 25 25 26 27 28 III Índice general 2.4. Enrutamiento 2.4.1. Enrutamiento determinista . 2.4.1.1. Enrutamiento etiqueta-destino topología mariposa 2.4.1.2. Enrutamiento orden-dimensión torus 2-D ..... . 2.4.1.3. Enrutamiento orden-dimensión de anillo torus 1-D 2.5. Control de flujo de datos 31 31 32 33 35 36 3. Implementación 39 39 41 43 46 47 47 48 51 3.1. NoC de topología mariposa 3.1.1. Mecánica de enrutamiento 3.1.2. Diseño de la arquitectura del router para topología mariposa 3.2. NoC de topología torus .......... . 3.2.1. Torus dimensión 1 base 6 (anillo) . 3.2.1.1. Enrutamiento torus anillo 3.2.1.2. Diseño de arquitectura de router para torus lD 3.2.2. Torus dimensión 2 base 6 . . . . . . . . . . . . . . 3.2.2.1. Enrutamiento torus dimensión 2 base 6 . 51 3.2.2.2. Diseño de la arquitectura de router para torus dimensión 2, base 6. . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 4. Pruebas y experimentación 57 57 57 61 61 62 64 64 65 92 94 94 IV 4.1. Desempeño ............. . 4.2. Pruebas NoC de topología mariposa . 4.3. Pruebas NoC topología torus ..... 4.3.1. Herramientas de evaluación . 4.3.1.1. Implementación módulo generador 4.3.2. Pruebas a topología torus lD -anillo- . . . . 4.3.2.1. Funcionamiento y flexibilidad ... 4.3.2.2. Pruebas de funcionamiento desde y hacia un nodo . 4.3.2.3. Prueba con tramas de datos de distintos tamaños 4.3.3. Pruebas a topología torus 2D . . . . . . . . . . . . . . . . 4.3.3.1. Funcionamiento y flexibilidad .......... . 4.3.3.2. Pruebas de funcionamiento desde y hacia un nodo . 96 4.3.3.3. Prueba con tramas de datos de distintos tamaños . 120 5. Conclusiones y trabajos futuros 5.1. Conclusiones 5.2. Trabajos futuros . Índice general 125 125 127 | |
dc.format | application/PDF | |
dc.language.iso | spa | |
dc.publisher | Biblioteca Digital wdg.biblio | |
dc.publisher | Universidad de Guadalajara | |
dc.rights.uri | https://wdg.biblio.udg.mx/politicasdepublicacion.php | |
dc.title | Arquitectura genérica y modular de una Red en Chip -Noc- para sistemas FPGA | |
dc.type | Tesis de Maestria | |
dc.rights.holder | Universidad de Guadalajara | |
dc.rights.holder | López Arce Delgado, Jorge Ernesto | |
dc.coverage | Guadalajara, Jalisco | |
dc.type.conacyt | masterThesis | - |
dc.degree.name | MAESTRIA EN CIENCIAS EN INGENIERIA EN ELECTRONICA Y COMPUTACION | - |
dc.degree.department | CUCEI | - |
dc.degree.grantor | Universidad de Guadalajara | - |
dc.degree.creator | MAESTRO EN CIENCIAS EN INGENIERIA EN ELECTRONICA Y COMPUTACION | - |
Aparece en las colecciones: | CUCEI |
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