Diseño e implementación de un procesador de instrucciones específicas dedicado a pruebas en FPGA

Hernández Hernández, Héctor

Por favor, use este identificador para citar o enlazar este ítem: https://hdl.handle.net/20.500.12104/80637

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Campo DC	Valor	Lengua/Idioma
dc.contributor.advisor	Raygoza Panduro, Juan José
dc.contributor.advisor	Ortega Cisneros, Susana
dc.contributor.author	Hernández Hernández, Héctor
dc.date.accessioned	2020-04-05T23:21:42Z	-
dc.date.available	2020-04-05T23:21:42Z	-
dc.date.issued	2016
dc.identifier.uri	https://hdl.handle.net/20.500.12104/80637	-
dc.identifier.uri	http://wdg.biblio.udg.mx
dc.description.abstract	Resumen Con el paso del tiempo, los procesadores específicos implementados en dispositivos reconfigurables han ido ganando presencia en diferentes aplicaciones y ejecución de algoritmos. Esto debido a que este tipo de diseños ofrecen una mayor flexibilidad y menor tiempo de desarrollo. Además cada vez presentan menor consumo de potencia, menor tamaño y un mayor ahorro en los costos de diseño, fabricación y pruebas. Con el tiempo se incrementa el aprovechamiento de las características de los dispositivos reconfigurables, como es la reconfiguración dinámica parcial que añade flexibilidad en hardware y puede llegar a mejorar el área del diseño y consumo de potencia depen- diendo la arquitectura definida. Con el avance en el rendimiento y complejidad de los diseños, es cada vez más costoso y tardado realizar las pruebas necesarias. Esto ha llevado al surgimiento de una nueva categoría de procesadores específicos TP (procesador de pruebas) que facilita y automatiza este proceso. Combinando los conceptos mencionados, la tendencia es implementar procesadores específicos en dispositivos reconfigurables para encontrar un equilibrio entre rendimiento y flexibilidad en hardware, aprovechando las ventajas que estos dispositivos han demostrado no sólo en la misma tarjeta sino en el mismo circuito integrado.
dc.description.tableofcontents	CONTENIDO Dedicatoria Resumen (Español/Inglés) Índice de Figuras Índice de Tablas Acrónimos 1 INTRODUCCIÓN 1.1 Introducción . . . . . . . . . . . . . . . 1.1.1 Procesadores específicos ASIPs 1.1.2 Dispositivos FPGAs l. 2 Justificación l. 3 Hipótesis . . . . . . . . . 1.4 Objetivos ....... . 1.4.1 Objetivo General 1.4.2 Objetivos Específicos 1.5 Metodología ........ . 1. 6 Contenido de la tesis . . . . 2 ARQUITECTURA DE PROCESADORES 2 .1 Introducción . . . . . . . . . . . . . 2. 2 Arquitectura del Set de instrucciones 2.2.1 Clasificación de ISA 2.2.2 RISC .. 2.2.3 CISC ....... . 2. 3 Microarquitectura . . . . . . 2 .4 Paralelismo de instrucciones 2.4.1 VLIW ... . 2.4.2 Superescalar .... . 2. 5 Paralelismo de datos . . . . . 2.5.1 Procesadores Vectoriales 2.5.2 GPUs 2.6 Memorias ... 2.6.1 RAMs . 2.6.2 SRAMs 2.6.3 DRAMs 2.6.4 Recursos de memoria en FPGAs (Xilinx) 3 RECONFIGURACIÓN DINÁMICA EN FPGAS V XI XVII XIX XXII 1 1 1 3 6 6 6 6 6 7 7 9 9 10 11 12 12 13 14 17 18 20 20 22 23 24 25 26 26 31 XIII 3 .1 Introducción . . . . . . . . . . . . . 3. 2 Reconfiguración dinámica modular . 3. 3 Criterios de diseño . . . . . . . . 3.3.1 Regiones físicas (pblocks) 3 .4 Puerto ICAP . 3.5 HWICAP ............ . 3. 6 Interfaz AXI . . . . . . . . . . . . 3.7 Partial Reconjiguration Controller (PRC) 3. 7 .1 Estados de operación . 3. 7. 2 Manejo de errores . . . 3. 8 Diseño de hardware a bloques 3.9 Microblaze ......... . 4 PROCESADORES DEDICADOS A PRUEBAS (TP) Y RECONFIGU- RABLES 4 .1 Introducción . . . . . . . . . . . 4. 2 Procesadores reconfigurables . . 5 PROPUESTA DE ARQUITECTURA 5 .1 Introducción . . . . . . . . . . . 5. 2 Set de instrucciones . . . . . . . 5.2.1 Descripción de instrucciones 5. 3 Propuesta de microarquitectura 5.3.1 Memorias ..... 5.3.2 Unidad de control . 5. 3. 3 Comparador . . . . 5. 3 .4 Módulo timer . . . 5. 3. 5 Generador de paquetes 5. 3. 6 Generador de patrones 5 .4 Síntesis e implementación en FPGA 6 RESULTADOS Y CONCLUSIONES 6.1 Resultados y simulaciones .............. . 6.1.1 Simulación por módulos ........... . 6.1.2 Implementación "Top_module" del procesador . 6.1.3 Utilización de recursos en FPGA . 6.1.4 Instrucciones ... . 6.1.5 Rendimiento ......... . 6.1.6 Bitstreams parciales ...... . 6.1. 7 Consumo estimado de potencia . 6. 2 Conclusiones . . . . . . . . . . . . . . 6.3 Trabajo futuro ............. . A RECONFIGURACIÓN DINÁMICA EN VIVADO XIV 31 34 35 35 36 37 37 39 39 40 42 43 47 47 49 53 53 53 57 59 60 63 67 68 70 77 81 83 83 83 90 90 94 106 110 111 114 115 117 A.1 Introducción . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117 B CARACTERÍSTICAS GENERALES DE LA TARJETA DE DESARRO- LLO zc7 06 125 B .1 Introducción . . . . . . . . B. 2 Características de la tarjeta B. 3 Descripción del dispositivo B .4 Fuentes de reloj . . . . . . B. 5 Elementos de E/S del usuario B. 6 Conectores FMC LPC y HPC . C CÓDIGOS EN VERILOG DEL PROCESADOR c .1 Top _module . . . . . . . c.2 Banco de registros (BR) . c.3 Memoria de datos . c.4 Demultiplexor 1 a 3 c.5 Unidad de control . c.6 timer ....... . c. 7 Generador de paquetes c.8 Generador de patrones Referencias 125 125 128 129 130 131 135 135 140 141 143 144 151 152 156 161
dc.format	application/PDF
dc.language.iso	spa
dc.publisher	Biblioteca Digital wdg.biblio
dc.publisher	Universidad de Guadalajara
dc.rights.uri	https://wdg.biblio.udg.mx/politicasdepublicacion.php
dc.title	Diseño e implementación de un procesador de instrucciones específicas dedicado a pruebas en FPGA
dc.type	Tesis de Maestria
dc.rights.holder	Universidad de Guadalajara
dc.rights.holder	Hernández Hernández, Héctor
dc.coverage	Guadalajara, Jalisco
dc.type.conacyt	masterThesis	-
dc.degree.name	MAESTRIA EN CIENCIAS EN INGENIERIA EN ELECTRONICA Y COMPUTACION	-
dc.degree.department	CUCEI	-
dc.degree.grantor	Universidad de Guadalajara	-
dc.degree.creator	MAESTRO EN CIENCIAS EN INGENIERIA EN ELECTRONICA Y COMPUTACION	-
Aparece en las colecciones:	CUCEI

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